半導(dǎo)體工藝演進(jìn)將持續(xù)到2036年？
到 2030 年，半導(dǎo)體在更多市場的大規(guī)模擴(kuò)散以及這些市場中的更多應(yīng)用預(yù)計(jì)將推動該行業(yè)的價(jià)值超過 1 萬億美元。但在接下來的 17 年里，半導(dǎo)體的影響力將遠(yuǎn)遠(yuǎn)超出這個(gè)數(shù)字，從而改變?nèi)藗兊墓ぷ鞣绞?，他們?nèi)绾螠贤?，以及他們?nèi)绾魏饬亢捅O(jiān)控他們的健康和福祉。
芯片將成為使能引擎，需要對新技術(shù)、材料和制造工藝進(jìn)行大量投資，從領(lǐng)先節(jié)點(diǎn)到可以以新方式利用的成熟工藝。但是如何繼續(xù)構(gòu)建它們將需要對每個(gè)制造和包裝過程進(jìn)行實(shí)質(zhì)性改變?？偟膩碚f，這些創(chuàng)新分為四個(gè)不同的領(lǐng)域：
高效集成不同的芯片功能，實(shí)現(xiàn)更小、更便宜、更快的電子產(chǎn)品。
使圖案化更具成本效益；
通過新材料和混合鍵合實(shí)現(xiàn)更快的互連；
在運(yùn)行測試晶圓之前更好地建模以模擬流程和系統(tǒng)
縮放只是這個(gè)難題的一部分，但卻是一個(gè)關(guān)鍵的難題。“如果你看一下臺積電、英特爾、IBM 支持的三星和 imec 的路線圖，他們都是摩爾定律的重視擁護(hù)者，從 5nm 到 3nm 再到 2nm 有兩年的進(jìn)展。從每單位體積而不是單位面積的角度來看，你可以說，是的，我們?nèi)匀蛔裱柖?，”Kiterocket 的半導(dǎo)體內(nèi)容專家 Dean Freeman 說?！斑€有很多方式可能實(shí)現(xiàn)1nm?！?/span>
這也是需要的。人工智能和機(jī)器學(xué)習(xí)出現(xiàn)在從智能門鎖到汽車輔助駕駛的一切事物中，對計(jì)算能力產(chǎn)生了永無止境的需求。imec CMOS 技術(shù)高級副總裁 Sri Samavedam 表示：“隨著訓(xùn)練模型越來越復(fù)雜，參數(shù)達(dá)到數(shù)十億到數(shù)萬億，計(jì)算需求每 3.5 個(gè)月翻一番——比摩爾定律快得多。”
處理所有這些數(shù)據(jù)只是計(jì)算圖的一部分。還需要更密集和更緊密集成的存儲器、邏輯、射頻、功率半導(dǎo)體以及用于汽車、計(jì)算和數(shù)據(jù)存儲以及無線的傳感器。據(jù)麥肯錫稱，到 2030 年，這些技術(shù)將占所有行業(yè)增長的 70%。
所有這些都需要更多的數(shù)據(jù)吞吐量，這反過來又需要芯片之間更快的吞吐量?；旌湘I合已經(jīng)在生產(chǎn)中使用圖像傳感器的晶圓對晶圓鍵合——并且很快將在閃存和HBM中實(shí)施——對于實(shí)現(xiàn)這些異質(zhì)組合至關(guān)重要。它還可能產(chǎn)生新的選擇，以獲得更強(qiáng)大但更具成本效益的解決方案。“隨著 SRAM 擴(kuò)展速度急劇放緩，在最先進(jìn)的節(jié)點(diǎn)中構(gòu)建大型緩存沒有意義，”Samavedam 說。在這種情況下，在已建立的節(jié)點(diǎn)制造 SRAM，并使用芯片到晶圓混合鍵合將其鍵合到前沿處理器，可能被證明是最具成本效益的。
這種更智能、更高效計(jì)算的趨勢也正在改變晶圓廠和工藝工具的運(yùn)作方式。實(shí)際上，制造芯片的設(shè)備需要變得更智能。Lam Research產(chǎn)品營銷高級總監(jiān) Barrett Finch 表示：“數(shù)據(jù)也越來越成為制造過程中的關(guān)鍵資產(chǎn)。” “一個(gè)例子是我們的數(shù)據(jù)分析平臺，它將數(shù)據(jù)智能與先進(jìn)的等離子蝕刻功能結(jié)合在一起，以提供先進(jìn)的均勻性和蝕刻輪廓控制，從而最大限度地提高產(chǎn)量并降低晶圓成本?！?/span>
芯片公司也在針對特定的細(xì)分市場進(jìn)行創(chuàng)新。例如，在 3D NAND 閃存中，層數(shù)不斷增加，未來需要采用多個(gè)堆疊層，最終創(chuàng)建堆疊設(shè)備的垂直串。這些需求需要不斷改進(jìn)，從蝕刻工藝到具有更小尺寸和更高縱橫比的工藝結(jié)構(gòu)。
“當(dāng)然，由于多層堆疊產(chǎn)生的應(yīng)力和高階失真，圖案化也變得越來越困難，特別是在層與層之間以及線與線之間的對齊方面，”高級成員 Robert Clark 說。TEL的技術(shù)人員和技術(shù)總監(jiān)。
此外，該行業(yè)的運(yùn)作方式也發(fā)生了變化。芯片制造商曾經(jīng)在一系列節(jié)點(diǎn)上制造不同的芯片并進(jìn)行銷售，而現(xiàn)在整個(gè)電子生態(tài)系統(tǒng)需要協(xié)同工作來生產(chǎn)系統(tǒng)?！盀榱藢悩?gòu)小芯片集成到一個(gè)通用封裝中，我們確保從材料選擇到設(shè)計(jì)到設(shè)備架構(gòu)、集成和封裝的一切都針對最終終端應(yīng)用進(jìn)行了優(yōu)化——我們稱之為全堆棧方法。這意味著生態(tài)系統(tǒng)中的多個(gè)參與者必須共同努力，” MITRE Engenuity首席技術(shù)專家兼半導(dǎo)體聯(lián)盟執(zhí)行董事 Raj Jammy 說。
但最顯著的轉(zhuǎn)變是由于先進(jìn)封裝方法作為設(shè)備性能的主要驅(qū)動力而發(fā)生的。盡管這種趨勢在幾十年前隨著 TSV 和倒裝芯片封裝的突破而開始，但多小芯片封裝正開始從高端應(yīng)用轉(zhuǎn)向更主流的應(yīng)用。
材料變化
在臺積電、三星和英特爾繼續(xù)追求 3nm、2nm 和 1.x nm 技術(shù)節(jié)點(diǎn)的同時(shí)，主流晶圓廠和裝配線的晶體管和封裝級別將發(fā)生幾項(xiàng)技術(shù)轉(zhuǎn)變，并結(jié)合新的材料、工藝和數(shù)據(jù)分析以滿足所有路線圖。
UMC技術(shù)開發(fā)副總裁 Steven Hsu 表示：“對于需要高電壓和高溫的未來應(yīng)用，我們需要超越硅，轉(zhuǎn)向?qū)拵对O(shè)備，這些設(shè)備已經(jīng)在電動汽車、工業(yè)和消費(fèi)類應(yīng)用中取得了進(jìn)展?！?nbsp;
大量新材料正在研究中，其中一些已開始投入生產(chǎn)。董事兼高級市場分析師 Dan Tracy 表示：“看看一些領(lǐng)先的邏輯和內(nèi)存制造商，我們預(yù)計(jì)在未來五年左右的時(shí)間里，新材料將進(jìn)入大批量生產(chǎn)，例如用于互連的鉬”在Techcet?！靶枰獙η绑w進(jìn)行研究以沉積釕，工具公司需要為這些新化學(xué)物質(zhì)開發(fā) CMP 和清潔工藝?！?/span>
組裝和測試平臺的關(guān)鍵驅(qū)動力是消費(fèi)和移動產(chǎn)品的射頻前端模塊、電動汽車的功率包和光學(xué)器件的聯(lián)合封裝，因?yàn)閿?shù)據(jù)服務(wù)器的功率預(yù)算，高級副總裁 Curt Zwenger 表示Amkor的 SiP 產(chǎn)品開發(fā)?！肮餐庋b的光學(xué)器件將光學(xué)引擎和 ASIC 開關(guān)之間的電氣接口長度減少到只有幾毫米。此外，這解決了減少能源的需求，并減少了與從電信號中提取時(shí)鐘和數(shù)據(jù)相關(guān)的延遲?！?/span>
光刻
光刻單元及其支持的光刻膠軌道和計(jì)量工具基礎(chǔ)設(shè)施是工廠的焦點(diǎn)。一旦晶圓被圖案化，它們就會進(jìn)入下一步（沉積、蝕刻、離子注入等），但隨后返回光刻以對下一個(gè)掩模級進(jìn)行圖案化，這個(gè)過程會重復(fù)，直到晶圓離開晶圓廠。
使用極紫外(EUV) 掃描儀進(jìn)行圖案化才剛剛開始投入生產(chǎn)。Brewer Science產(chǎn)品服務(wù)多元化總監(jiān) Brian Wilbur 說：“光刻的成本變得更加天文數(shù)字，因此每個(gè)人都必須變得更有創(chuàng)意，以及他們?nèi)绾味x和設(shè)計(jì)他們的產(chǎn)品。” “客戶使用這些工具的時(shí)間有限，因此他們依賴于在 ASML 或 imec 進(jìn)行的初步評估，他們現(xiàn)在才剛剛開始使用 EUV 工藝來確定故障模式在哪里以及下一個(gè)故障模式是什么修改材料應(yīng)該是這個(gè)樣子?！?/span>
關(guān)鍵故障模式之一是隨機(jī)缺陷?！叭藗兘?jīng)常談?wù)摰碾S機(jī)指標(biāo)正變得越來越成為產(chǎn)量驅(qū)動因素，因此您必須在按層、按客戶或兩者的過程目標(biāo)方面做好其他一切。對于客戶和供應(yīng)商而言，流程集成都更具挑戰(zhàn)性，因?yàn)橐獡碛幸环N實(shí)際上可以在該特定層提供絕對最佳結(jié)果的產(chǎn)品?！?/span>
Fractilia 最近推出了一種與CD-SEM一起運(yùn)行的工具，以幫助量化和控制大批量生產(chǎn)中的隨機(jī)性。“據(jù)我們了解，隨機(jī)變化是 3 和 2 納米節(jié)點(diǎn)產(chǎn)量損失的主要原因，”Fractilia 的首席技術(shù)官 Chris Mack 說。隨機(jī)變化表現(xiàn)為特征粗糙度、局部 CD 錯(cuò)誤、全局 CD 錯(cuò)誤（跨晶圓）或覆蓋錯(cuò)誤。該工具提供對這些變化的實(shí)時(shí)檢測，以向圖案化過程提供反饋。
像 Brewer Science 這樣的供應(yīng)商正在預(yù)先執(zhí)行更多的表征工作，以實(shí)現(xiàn)越來越多的交鑰匙解決方案，但他們也參與了 imec 的開發(fā)，以評估不同的材料組合和工藝場景?！巴ㄟ^ imec 獲得 EUV 至關(guān)重要，因?yàn)榭蛻艨隙ㄔ诮鉀Q一些難題，他們必須同時(shí)采用多種方法，因?yàn)樗麄儾灰欢ù_定最終的最佳解決方案是什么，”Wilbur 補(bǔ)充道。
在談到擴(kuò)展 193 納米光刻工藝時(shí)，Wilbur 指出了業(yè)界對 CVD 硬掩模的使用，這需要一個(gè)底層，一旦圖案被蝕刻，就可以通過濕法清洗輕松去除?！皩τ?CVD 硬掩?；蚨嘀貓D案化方案，客戶需要一種材料能夠承受多次光刻和蝕刻工藝，”Wilbur 說。
一旦 EUV 功能啟動并運(yùn)行，它將采用雙重圖案化和四重圖案化方法，以將特征分辨率進(jìn)一步擴(kuò)展到 20nm 以下。之后是高 NA EUV，在 2025 年到 2027 年的某個(gè)時(shí)間段內(nèi)，數(shù)值孔徑從 0.33 躍升至 0.55。
“高 NA EUV 使用 8X x 4X 放大掩模。D2S的首席執(zhí)行官 Aki Fujimura 解釋說：“我們 30 年來一直這樣做，掩模上的特征尺寸在兩個(gè)維度上都是 4 倍，而其中一個(gè)維度將達(dá)到 8 倍?！?nbsp;“為了保持掩?；A(chǔ)設(shè)施的兼容性，高 NA 掩模的尺寸與其他掩模相同，均為 100 x 100mm，但它在晶圓上暴露了 12.5 x 25mm 的區(qū)域。這意味著您需要兩個(gè)高 NA 掩模來暴露一層。掩模上的正方形在晶圓上會變成 1:2 長寬比的矩形。”
器件趨勢
制造方法和技術(shù)的持續(xù)進(jìn)步對于實(shí)現(xiàn)和進(jìn)一步擴(kuò)展下一代環(huán)柵 (GAA) 晶體管、DRAM 架構(gòu)和如今包含 200 多個(gè)層的 3D NAND 器件至關(guān)重要。
雖然邏輯推動了最先進(jìn)的晶體管結(jié)構(gòu)，但3D NAND是許多蝕刻和填充工藝的技術(shù)驅(qū)動力?！霸谶@些蝕刻應(yīng)用中可以發(fā)現(xiàn)半導(dǎo)體行業(yè)中一些最深刻的挑戰(zhàn)，而縮放意味著它們將變得更加困難。在生產(chǎn)中，這意味著將特征蝕刻到數(shù)微米的深度，同時(shí)在數(shù)十億個(gè)這些特征上完美匹配晶圓上的結(jié)果，”Lam 的 Finch 說?！瓣P(guān)鍵的蝕刻能力需要先進(jìn)的均勻性和蝕刻輪廓控制，這由公司的數(shù)據(jù)智能平臺管理。蝕刻機(jī)可以自適應(yīng)以最大限度地減少工藝變化并最大限度地提高晶圓產(chǎn)量。
3D晶體管
Imec的路線圖要求在2024年實(shí)現(xiàn)環(huán)柵FET(納米片晶體管)，2028年實(shí)現(xiàn)forksheet FET, 2032年可能實(shí)現(xiàn)CFET。TEL的Clark說:“從鰭片到納米片的過渡部分是進(jìn)化，部分是革命?！薄爱?dāng)然，通道體的厚度現(xiàn)在是水平的，而不是垂直的，所以通道寬度可以通過光刻來調(diào)整。這對設(shè)計(jì)是有利的，并且意味著當(dāng)我們蝕刻翅片來制作納米片時(shí)，它們實(shí)際上可以具有比(多翅片)具有類似有效通道寬度的finFET更低的寬高比。即使我們?nèi)匀恍枰怪钡某崞g刻，蝕刻不再產(chǎn)生身體厚度，因此，閾值電壓變化。但我們確實(shí)需要處理通過多個(gè)Si和SiGe外延層的蝕刻，這是新的?！?/span>
雖然這是一個(gè)進(jìn)化步驟，但它并非微不足道?！拔覀兛梢岳^續(xù)在與用于 finFET 的工藝流程非常相似的工藝流程中使用自對準(zhǔn)源極/漏極和柵極觸點(diǎn)，盡管硬掩模和覆蓋層可能需要變得更加堅(jiān)固以適應(yīng)額外的蝕刻需要內(nèi)墊片和其他工藝，”Clark說。“納米片結(jié)構(gòu)還需要一些新的工藝模塊，包括通道釋放、內(nèi)部間隔蝕刻和形成、底部隔離，以及更具挑戰(zhàn)性的源/漏和通道選擇性外延生長?！?/span>
但這些改進(jìn)并不是全部。與所有技術(shù)轉(zhuǎn)型一樣，縮放方面使過程工程師的工作變得更加困難。“我們還需要縮放接觸柵極間距，因此我們將面臨將柵極堆疊安裝在 RMG（替代金屬柵極）結(jié)構(gòu)中并獲得多種功函數(shù)的挑戰(zhàn)。因此，目前的研究包括使用偶極子層代替功函數(shù)金屬，或在功函數(shù)金屬之外使用偶極子層，以便將柵極堆疊安裝到 RMG 納米片體積中，”Clark 說。
一旦形成晶體管結(jié)構(gòu)，以低電阻為重點(diǎn)的接觸金屬必須連接到較小的源極和漏極表面?！靶枰刂圃礃O和漏極硅化物的體積，同時(shí)降低肖特基勢壘高度，以進(jìn)一步降低接觸電阻，”他說。
下一步在技術(shù)上仍然是一個(gè)環(huán)柵器件，稱為forksheet FET，因?yàn)?N 和 P 片之間有一個(gè)介電壁，看起來像突出的叉子。根據(jù) Clark 的說法，介電壁需要致密，因?yàn)樗鼘⒂糜谧詫?zhǔn)并充當(dāng)硬掩模?！霸搶訋砹嗽S多挑戰(zhàn)，因?yàn)樗枰獰o空隙，并且需要經(jīng)得起圖案化所需的蝕刻、CMP 等。選擇性沉積可以在未來提供一些巨大的優(yōu)勢，無論是在實(shí)現(xiàn)更多自下而上的自對準(zhǔn)方法方面，還是通過使功能層僅在需要的地方沉積從而節(jié)省體積，以及回購一些工藝窗口?！?/span>
在 forksheet 晶體管之后，行業(yè)將過渡到CFET，此時(shí) n 和 pFET 一個(gè)堆疊在另一個(gè)之上。一些領(lǐng)先的芯片制造商已經(jīng)開始研究這些結(jié)構(gòu)。
結(jié)論
正在進(jìn)行的變化數(shù)量令人難以置信。雖然摩爾定律的擴(kuò)展仍然具有相關(guān)性和必要性，但它只是整個(gè)行業(yè)范圍內(nèi)大規(guī)模創(chuàng)新的一部分，該創(chuàng)新正在通過制造進(jìn)入芯片設(shè)計(jì)的各個(gè)方面，甚至進(jìn)入該領(lǐng)域。芯片變得越來越必要、越來越多樣化、越來越可靠。他們也將需要比過去更多地相互交談。
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