芯片的未來，靠它了？

75年來，晶體管和集成電路（IC）的創(chuàng)新一直是電子設(shè)備規(guī)模化的動(dòng)力。摩爾定律預(yù)測(cè)，隨著時(shí)間的推移，功能集成度會(huì)逐漸增加，這一切都建立在半導(dǎo)體工藝進(jìn)步的基礎(chǔ)上。隨著功能集成需求的增加，各種協(xié)同優(yōu)化的機(jī)會(huì)將變得普遍。設(shè)計(jì)技術(shù)協(xié)同優(yōu)化（DTCO）已得到利用。最近，該行業(yè)開始實(shí)施系統(tǒng)技術(shù)協(xié)同優(yōu)化（STCO）技術(shù)，以進(jìn)一步推進(jìn)功能集成。

1 慶祝晶體管問世75周年

1947年，點(diǎn)接觸雙極晶體管的發(fā)明為世界提供了一個(gè)強(qiáng)大的開關(guān)來控制電流，并提升了電子產(chǎn)品的成本效益。數(shù)字時(shí)代的基礎(chǔ)是集成電路的發(fā)明，它使晶體管和其他電路元件得以小型化。

1965年，戈登·摩爾（Gordon Moore）觀察并描述了半導(dǎo)體行業(yè)的發(fā)展趨勢(shì)，集成電路上可以容納的晶體管數(shù)目每年增加一倍。1975年，這一比率被修訂為每?jī)赡攴环?。“摩爾定律”為理解IC如何徹底改變數(shù)字世界提供了基礎(chǔ)。

半導(dǎo)體行業(yè)對(duì)摩爾定律的執(zhí)著，使得晶體管在發(fā)明幾十年后仍然是一項(xiàng)關(guān)鍵的賦能技術(shù)。這主要是因?yàn)樵诖嬖谥卮筇魬?zhàn)的地方，工程師和科學(xué)家看到了創(chuàng)新的機(jī)會(huì)。挑戰(zhàn)和創(chuàng)新機(jī)會(huì)基本上是一枚硬幣的兩面，這一事實(shí)已經(jīng)成為半導(dǎo)體產(chǎn)業(yè)結(jié)構(gòu)的一部分。

此外，半導(dǎo)體行業(yè)從未讓自己被摩爾定律的巨大節(jié)奏所壓倒。它始終擅長(zhǎng)識(shí)別集成更多功能的近期和長(zhǎng)期瓶頸，并進(jìn)行解決這些瓶頸所需的創(chuàng)新。通過研究，這個(gè)反復(fù)征服下一個(gè)山頂?shù)倪^程是可行的，也是值得的。這種漸進(jìn)的方法一直是摩爾定律持續(xù)節(jié)奏背后的基石原則。

2 摩爾定律的焦點(diǎn)區(qū)域演化

數(shù)十年來，通過革命性和漸進(jìn)式的創(chuàng)新，技術(shù)規(guī)模化為產(chǎn)品帶來的好處一直持續(xù)存在。這些創(chuàng)新消除了集成功能更強(qiáng)大的瓶頸。

Dennard縮放定律：1974年，Robert Dennard等人撰寫了一篇開創(chuàng)性的論文，描述了晶體管縮放規(guī)則，該規(guī)則能夠同時(shí)提高性能、降低功率和持續(xù)的密度提升。Dennard工作中的原則被半導(dǎo)體行業(yè)采納，成為未來30年推動(dòng)摩爾定律的有效路線圖，為我們提供了一條持續(xù)改進(jìn)晶體管技術(shù)的可預(yù)測(cè)路徑。突破瓶頸的主要例子有：（a）創(chuàng)新的浸沒式光刻，以在光波長(zhǎng)以下形成圖案特征，以繼續(xù)進(jìn)行密度縮放，（b）用于超薄柵極氧化物和超淺結(jié)的原子級(jí)精密工程的創(chuàng)新工藝和工具，以解決低于30nm柵極長(zhǎng)度的靜電控制瓶頸，以及（c）晶片尺寸從100mm過渡到300mm，以提高工廠產(chǎn)量并降低成本。

Post-Dennard縮放定律：雖然Dennard縮放定律有助于實(shí)現(xiàn)摩爾定律的實(shí)質(zhì)性好處，但它并沒有將晶體管亞閾值和柵極泄漏納入其功耗模型。到20年代中期，晶體管閾值電壓和柵極氧化物厚度的持續(xù)降低，支持電壓縮放以降低功率，開始導(dǎo)致漏電流超過晶體管開關(guān)能量。此外，互連的簡(jiǎn)單尺寸縮放導(dǎo)致電阻率瓶頸，這可能會(huì)限制電路性能。突破這一瓶頸需要擴(kuò)展更多創(chuàng)新的重點(diǎn)領(lǐng)域，主要是三種不同的路徑，這些路徑將在未來繼續(xù)共存，以實(shí)現(xiàn)持續(xù)的性能改進(jìn)和功率降低。

創(chuàng)新路徑1：光刻、材料和器件架構(gòu)：提高光刻曝光工具的分辨率自半導(dǎo)體行業(yè)開始以來一直是縮放的根本驅(qū)動(dòng)因素。將高NA EUV引入HVM能夠顯著提高光刻分辨率。高NA EUV光刻機(jī)是世界上最復(fù)雜的機(jī)器，新材料和設(shè)備的創(chuàng)新提突破了限制計(jì)算性能和成本的瓶頸。一些典型的例子包括（a）晶體管：應(yīng)變Si（遷移率增益）、高-k/金屬柵極（柵極泄漏減少）、FinFET（改進(jìn)的靜電技術(shù)實(shí)現(xiàn)持續(xù)的電壓縮放），以及（b）互連：使用化學(xué)機(jī)械拋光的低電阻Cu（取代Al）來支持更密集和多層互連電路，以及用于路由功率和延遲的持續(xù)縮放的Low-k。

創(chuàng)新路徑2：設(shè)計(jì)技術(shù)協(xié)同優(yōu)化：在第一條路徑的基礎(chǔ)上，隨著時(shí)間的推移，設(shè)計(jì)和技術(shù)專家共同努力，通過DTCO發(fā)現(xiàn)了超越尺寸縮放或純材料/器件創(chuàng)新優(yōu)勢(shì)的機(jī)會(huì)，同時(shí)解決了后來技術(shù)上的其他瓶頸。電子設(shè)計(jì)自動(dòng)化（EDA）能力的進(jìn)步釋放了快速設(shè)計(jì)原型技術(shù)，該技術(shù)如今被用于探索廣泛的技術(shù)特征。DTCO帶來了一些創(chuàng)新，如有源柵極上的接觸（COAG）以降低邏輯庫單元的高度，鰭溝隔離（FTI）以減少數(shù)字邏輯單元之間的間距，以及通過鰭去填充來降低邏輯庫的單元高度。互連堆棧設(shè)計(jì)、EDA放置和布線以及層填充算法的共同優(yōu)化繼續(xù)在每個(gè)技術(shù)節(jié)點(diǎn)上顯著提高性能。DTCO是當(dāng)今維持技術(shù)規(guī)模的重要組成部分。

例如，為了繼續(xù)縮放單元高度，我們需要開發(fā)更復(fù)雜的互連方案。與簡(jiǎn)單的幾何收縮相比，將電源線移動(dòng)到晶片背面的PowerVia技術(shù)（圖1）可以實(shí)現(xiàn)更多的單元高度和性能縮放。另一個(gè)例子是晶體管縮放的下一個(gè)主要架構(gòu)，稱為RibbonFET或Gate All-Around，如圖2。隨著向Ribbon FET的遷移，通過添加額外的納米帶來實(shí)現(xiàn)性能縮放。每增加一條納米帶都會(huì)提高驅(qū)動(dòng)電流。

                                               圖1.Intel的背面電源傳輸方案PowerVia，它將電源線和信號(hào)線分開，并縮小了標(biāo)準(zhǔn)電池尺寸。電源線放置在晶片背面的晶體管層下方。

                                                           圖2.Intel的RibbonFET全方位柵極（GAA）晶體管架構(gòu)堆疊了四個(gè)納米帶，以實(shí)現(xiàn)與多個(gè)鰭相同的驅(qū)動(dòng)電流，但占地面積較小。

創(chuàng)新路徑3：系統(tǒng)技術(shù)協(xié)同優(yōu)化：今天，該行業(yè)在利用持續(xù)的技術(shù)擴(kuò)展優(yōu)化系統(tǒng)性能方面面臨一系列新的挑戰(zhàn)和機(jī)遇。提供有效的內(nèi)存帶寬和有效的功率傳輸是將技術(shù)擴(kuò)展轉(zhuǎn)化為系統(tǒng)性能的關(guān)鍵挑戰(zhàn)。內(nèi)核邏輯（標(biāo)準(zhǔn)單元）和高速緩存（SRAM）的額外差異縮放率，以及HPC架構(gòu)對(duì)高速緩存/內(nèi)核的需求，通過將大型高速緩存從最高級(jí)節(jié)點(diǎn)中分離出來，推動(dòng)了機(jī)遇。這需要在晶片堆疊方面進(jìn)行重大和可擴(kuò)展的創(chuàng)新，以獲得最佳性能和總成本。

未來，半導(dǎo)體加工、材料和器件架構(gòu)創(chuàng)新以及DTCO和STCO將繼續(xù)成為擴(kuò)展技術(shù)以實(shí)現(xiàn)下一代加速計(jì)算機(jī)需求的重要?jiǎng)?chuàng)新路徑。

3   STCO的優(yōu)勢(shì)和挑戰(zhàn)

為了追求摩爾定律更大的功能集成3D-IC，STCO的第一步是優(yōu)化封裝內(nèi)的硅含量。3D-IC通過在封裝中引入更多組件來實(shí)現(xiàn)更強(qiáng)大的功能。封裝的作用及其對(duì)摩爾定律縮放的貢獻(xiàn)正在不斷發(fā)展，并為系統(tǒng)優(yōu)化提供了全新的途徑。直到2010年，封裝的主要作用是在主板和硅之間傳輸電力和信號(hào)，并保護(hù)硅?，F(xiàn)在，新興的2D和3D堆疊技術(shù)為架構(gòu)師和設(shè)計(jì)師提供了在緊湊封裝中集成異構(gòu)技術(shù)的工具，并通過以更高的帶寬和連接密度互連多個(gè)小芯片來進(jìn)一步增加每個(gè)器件的晶體管數(shù)量。摩爾預(yù)測(cè)，功能集成的重點(diǎn)領(lǐng)域?qū)⒉粩喟l(fā)展。他1965年的論文指出，“用單獨(dú)封裝和互連的較小功能構(gòu)建大型系統(tǒng)可能會(huì)更經(jīng)濟(jì)。而強(qiáng)大功能的可用性，結(jié)合功能設(shè)計(jì)和構(gòu)造，應(yīng)允許大型系統(tǒng)制造商快速、經(jīng)濟(jì)地設(shè)計(jì)和建造大量設(shè)備”。如今，封裝是在晶圓廠級(jí)別進(jìn)行的，使用的是實(shí)際的晶圓。晶圓廠和芯片封裝之間的界限已經(jīng)模糊到無法區(qū)分的地步。

隨著越來越多的功能被集成在封裝中，其中系統(tǒng)基本上被折疊到封裝中，硅的量超過了光刻掩模限制內(nèi)可以構(gòu)建的量。該功能必須跨多個(gè)硅組件進(jìn)行拆分，采用先進(jìn)的封裝技術(shù)在多個(gè)芯片之間提供低延遲、低功耗、高帶寬的互連。產(chǎn)量的成本優(yōu)化將最大芯片尺寸推到較低的水平，推動(dòng)硅進(jìn)一步分解成更小的小芯片。一旦分解，就可以選擇優(yōu)化每個(gè)小芯片的設(shè)計(jì)和硅工藝特性、成本、功能和IP模塊可用性。

STCO是一個(gè)更大級(jí)別的功能集成，其中系統(tǒng)的所有單個(gè)領(lǐng)域：軟件（表現(xiàn)為工作負(fù)載）、系統(tǒng)架構(gòu)、設(shè)計(jì)工程、IP構(gòu)建塊、由晶體管和互連（加上相關(guān)材料）組成的硅片制造、電壓調(diào)節(jié)、異質(zhì)集成的先進(jìn)封裝、測(cè)試和大批量制造都經(jīng)過了共同優(yōu)化，以創(chuàng)造出能夠支持客戶創(chuàng)新和應(yīng)用的產(chǎn)品。從本質(zhì)上講，我們可以將STCO看作是在一個(gè)緊湊的封裝中組裝了許多曾經(jīng)存在于整個(gè)主板上的技術(shù)。STCO從整合系統(tǒng)的全部功能開始，然后共同優(yōu)化每個(gè)組件。STCO依賴于在系統(tǒng)的各個(gè)領(lǐng)域（硬件和軟件）的持續(xù)進(jìn)步，同時(shí)整體協(xié)同優(yōu)化。圖3是通用計(jì)算系統(tǒng)的STCO所涵蓋領(lǐng)域的說明。歷史規(guī)范大多跨相鄰層進(jìn)行了聯(lián)合優(yōu)化，如圖4中的硅技術(shù)和基礎(chǔ)IP。圖4說明了器件優(yōu)化、DTCO、3DIC和STCO之間所涵蓋的領(lǐng)域的差異。

                                                                                                                          圖3.計(jì)算系統(tǒng)的系統(tǒng)技術(shù)協(xié)同優(yōu)化。

                                                                                        圖4.系統(tǒng)技術(shù)協(xié)同優(yōu)化的層次結(jié)構(gòu)。說明了器件優(yōu)化、DTCO、3DIC和STCO之間的區(qū)別。

STCO的動(dòng)機(jī)與幾十年來推動(dòng)摩爾定律的動(dòng)機(jī)相同：追求消除瓶頸，以較低的成本實(shí)現(xiàn)更高級(jí)別的集成功能。STCO從工作量分析和應(yīng)用程序使用開始，以評(píng)估和優(yōu)化技術(shù)類型（例如，邏輯、存儲(chǔ)器、模擬、電壓調(diào)節(jié)）、設(shè)計(jì)、分解和再合成配置的組合。通過按工作負(fù)載和應(yīng)用程序類型進(jìn)行優(yōu)化，可以實(shí)現(xiàn)更高級(jí)別的性能和功能。

如前所述，摩爾定律是關(guān)于增加更大功能的集成。在STCO中，可以通過在硅技術(shù)、小芯片分解和高級(jí)封裝內(nèi)的重新合成等方面提供協(xié)同優(yōu)化，以優(yōu)化工作負(fù)載和應(yīng)用程序，從而解決每個(gè)功能瓶頸（例如，功率或性能）。這如圖5所示，展示了如何消除了瓶頸，以解鎖新功能。這與業(yè)界多年來關(guān)注的硅縮放非常相似，但現(xiàn)在應(yīng)用于更廣泛的能力范圍，以提高集成功能。

                                                                                                              圖5.用于解決摩爾定律瓶頸的分解、再合成和協(xié)同優(yōu)化。

作為一個(gè)具體的例子，圖6顯示了新的系統(tǒng)設(shè)計(jì)功能，該功能由芯片到芯片鍵合間距縮放路線圖（從微凸塊開始，然后移動(dòng)到混合鍵合）的實(shí)現(xiàn)。隨著芯片到芯片之間鍵合間距的減小，可以實(shí)現(xiàn)更高的連接密度（每mm2的連接數(shù)）。更高的連接密度可實(shí)現(xiàn)功能分解和新功能。從大于10um到小于1um范圍的鍵間距、核心邏輯到緩存功能可以被分解。這些更緊密的間距為單獨(dú)優(yōu)化的SRAM和邏輯技術(shù)節(jié)點(diǎn)提供了機(jī)會(huì)，并通過3D封裝重新合成，以實(shí)現(xiàn)更低的能量、更低的延遲和熱優(yōu)化性能。芯片到芯片的鍵距約為2um降至約0.1um實(shí)現(xiàn)塊級(jí)邏輯到邏輯功能的分解，為單位性能成本、功率協(xié)同優(yōu)化提供獨(dú)特的潛力。人們可以想象，一旦芯片到芯片的鍵距低于0.1um，我們可能有潛力分解晶體管前端和后端互連處理，通過并行化原本漫長(zhǎng)的工藝流程，實(shí)現(xiàn)制造供應(yīng)鏈優(yōu)化。

                                                                                     圖6.芯片到芯片鍵距的進(jìn)步將使緩存、邏輯和新的分解方案能夠?qū)崿F(xiàn)更高的性能和功率效率。

如果小芯片數(shù)量增加并且鍵距下降10um以下，則需要標(biāo)準(zhǔn)化的小芯片接口來生產(chǎn)出已知的良好芯片，以實(shí)現(xiàn)最大封裝產(chǎn)量和快速產(chǎn)品驗(yàn)證及調(diào)試。更多功能性小芯片的緊密封裝帶來了功率傳輸、功率密度和散熱方面的挑戰(zhàn)。需要改進(jìn)的EDA系統(tǒng)規(guī)劃和建模工具來迭代多種封裝技術(shù)選項(xiàng)，以實(shí)現(xiàn)最佳系統(tǒng)性能和成本平衡散熱、功率傳輸和小芯片到小芯片通信帶寬。

為了利用低于~2um芯片到芯片鍵距的細(xì)粒度分解機(jī)會(huì)的潛力，可能需要EDA工具和設(shè)計(jì)方法的進(jìn)一步創(chuàng)新。今天，大多數(shù)設(shè)計(jì)方法和EDA工具方法都是針對(duì)給定的硅片進(jìn)行優(yōu)化的，使用單一的同質(zhì)硅技術(shù)。同時(shí)，細(xì)粒度邏輯分解需要多個(gè)過程設(shè)計(jì)工具包（PDK）之間的互操作性、測(cè)試功能插入工具的接口設(shè)計(jì)以及升級(jí)廣泛的簽準(zhǔn)工具以同時(shí)處理多種技術(shù)。需要考慮用于理解具有顯著不同技術(shù)的多個(gè)堆疊芯片之間的膨脹工藝偏斜、電壓和溫度變化的設(shè)計(jì)方法。架構(gòu)師和技術(shù)專家將有新的機(jī)會(huì)根據(jù)不同技術(shù)之間的切換活動(dòng)因素、泄漏狀態(tài)或其他與系統(tǒng)相關(guān)的性能指標(biāo)來分解子部分。跨工作負(fù)載、設(shè)計(jì)點(diǎn)、封裝和硅技術(shù)的潛在優(yōu)化點(diǎn)的跨度超過了在沒有廣泛部署開發(fā)良好的EDA工具的情況下實(shí)用的范圍，可能將會(huì)依賴于跨工程功能的人工智能和/或機(jī)器學(xué)習(xí)技術(shù)。

4 行業(yè)合作促進(jìn)未來75年的創(chuàng)新

未來，先進(jìn)封裝將在實(shí)現(xiàn)功率、性能、面積、成本、上市時(shí)間、設(shè)計(jì)靈活性和可靠性方面發(fā)揮越來越大的作用。此外，與過去的封裝轉(zhuǎn)型相比，先進(jìn)封裝技術(shù)規(guī)?；念A(yù)期時(shí)間表將被壓縮。為了在創(chuàng)建2.5D封裝和3D堆疊時(shí)實(shí)現(xiàn)最大的靈活性，來自多個(gè)鑄造廠和供應(yīng)商的小芯片應(yīng)該能夠無縫組裝。為了實(shí)現(xiàn)這一點(diǎn)，業(yè)界需要采用所有小芯片設(shè)計(jì)和工藝節(jié)點(diǎn)使用的標(biāo)準(zhǔn)接口。此外，當(dāng)前先進(jìn)的2.5D和3D組裝技術(shù)沒有標(biāo)準(zhǔn)化的機(jī)械規(guī)范，例如冶金、電介質(zhì)成分和表面平整度。這使得即使電氣接口是標(biāo)準(zhǔn)化的，即UCIe，也難以從不同的鑄造廠接合小芯片。行業(yè)需要繼續(xù)合作，以建立這種標(biāo)準(zhǔn)化。此外，裝配和測(cè)試（AT）工廠使用過多的載體、托盤和雜志，用于材料和搬運(yùn)，導(dǎo)致勞動(dòng)力和設(shè)備效率低下。需要研究行業(yè)標(biāo)準(zhǔn)的AT材料運(yùn)輸車、設(shè)備裝載口和設(shè)備前端模塊（EFEMS），以提高工廠的效率。標(biāo)準(zhǔn)化對(duì)于縮短開放小芯片生態(tài)系統(tǒng)中新封裝技術(shù)的上市時(shí)間至關(guān)重要。

對(duì)更低功耗、更低延遲和更高互連密度的無止境需求和對(duì)更緊密的芯片間距縮放的需求推動(dòng)了新型架構(gòu)的實(shí)現(xiàn)。因此，將需要晶片組裝工具，該工具能夠以納米互連間距公差和運(yùn)行速度對(duì)齊3D堆疊芯片，從而實(shí)現(xiàn)經(jīng)濟(jì)可行的大批量制造。對(duì)于更精細(xì)的特征和更密集的互連，需要提高封裝襯底的尺寸穩(wěn)定性。傳統(tǒng)的有機(jī)封裝材料對(duì)在加工過程中引起翹曲的溫度變化很敏感，這使得在襯底制造期間使用的典型大面板上進(jìn)一步縮放光刻收到限制，需要新的材料、技術(shù)和加工方法來打破這一障礙。

通過高電阻硅通孔（TSV）將功率引入3D堆疊的底部會(huì)導(dǎo)致效率損失。需要?jiǎng)?chuàng)新的電力輸送解決方案，以實(shí)現(xiàn)向復(fù)雜3D堆疊中的小芯片充分低寄生和高效的電力輸送。

3D堆棧中較低的邏輯芯片仍會(huì)產(chǎn)生熱量，需要冷卻。必須將基于布局的熱性能需求的準(zhǔn)確、經(jīng)實(shí)驗(yàn)驗(yàn)證的預(yù)測(cè)納入設(shè)計(jì)工程方法，以確保所有設(shè)計(jì)都能最有效利用縮放。有效的冷卻需要通過系統(tǒng)設(shè)計(jì)、封裝結(jié)構(gòu)、材料和工藝集成來解決。關(guān)鍵的技術(shù)，如精確的計(jì)量、快速調(diào)試方法和故障分析技術(shù)，對(duì)成功至關(guān)重要。

功率、熱量和布線限制是3D-IC縮放的瓶頸。在我們的整個(gè)行業(yè)中，技術(shù)研發(fā)管道中有豐富的創(chuàng)新理念來應(yīng)對(duì)這些挑戰(zhàn)，包括用于密度縮放的新型晶體管（CFET，2D）；節(jié)能開關(guān)（隧道FET、FeFET、自旋電子學(xué)）；以及先進(jìn)的封裝技術(shù)（具有Cu和/或集成光子），允許以低連接開銷實(shí)現(xiàn)不同技術(shù)的異構(gòu)集成，這些技術(shù)可以在封裝內(nèi)獨(dú)立或共同優(yōu)化。

業(yè)界可能會(huì)重新審視用于NMOS的III-V族化合物半導(dǎo)體（InGaAs/InP）和用于PMOS的Ge，因?yàn)樗鼈兙哂斜萐i更好的電子和空穴遷移率，因此能夠?qū)崿F(xiàn)更高效的電路性能。這些材料還具有較小的帶隙，允許晶體管在低電壓下有效切換。其他創(chuàng)新可能包括隧道場(chǎng)效應(yīng)和鐵電晶體管。這些器件的例子有可能為制造更高效的晶體管提供解決方案。同樣，基于2D過渡金屬二醇化物的晶體管提供了改善功率性能區(qū)域的潛力。隨著STCO的出現(xiàn)，技術(shù)從工作負(fù)載和應(yīng)用程序開始進(jìn)行聯(lián)合優(yōu)化，這些新技術(shù)的商業(yè)案例可能比以前更可行，盡管新技術(shù)的初始產(chǎn)品范圍很窄，但現(xiàn)在可以獲得更高的價(jià)值。

為了減少在處理單元和存儲(chǔ)器之間遷移數(shù)據(jù)所消耗的功率，業(yè)界需要考慮在存儲(chǔ)器附近進(jìn)行計(jì)算或在存儲(chǔ)器內(nèi)進(jìn)行計(jì)算。該行業(yè)將需要開發(fā)新的存儲(chǔ)器設(shè)備，其規(guī)模足夠大，但可以被納入支持邏輯設(shè)備的集成方案中。神經(jīng)形態(tài)計(jì)算是非馮·諾依曼型架構(gòu)的一個(gè)例子，它有潛力利用內(nèi)存和邏輯的集成。此外，實(shí)現(xiàn)快速、長(zhǎng)距離數(shù)據(jù)移動(dòng)的高帶寬光學(xué)互連對(duì)于持續(xù)的系統(tǒng)擴(kuò)展至關(guān)重要。

最后，STCO將對(duì)未來的技術(shù)人員提出新的要求，除了特定領(lǐng)域的專業(yè)知識(shí)外，他們還需要跨學(xué)科的技能和知識(shí)，以便能夠在系統(tǒng)層面全面集成技術(shù)。

5總結(jié)

作為數(shù)字技術(shù)革命基石的微型晶體管已經(jīng)改變了我們的社會(huì)，它開拓了新的產(chǎn)業(yè)，重新釋放了人類的創(chuàng)造力，促成了驚人的發(fā)明和發(fā)現(xiàn)，影響了我們的社會(huì)，加速了經(jīng)濟(jì)繁榮。經(jīng)過75年的發(fā)展，其卓越的產(chǎn)品和服務(wù)證明了人類天生的創(chuàng)新、創(chuàng)造力、行業(yè)協(xié)作和企業(yè)精神，這種精神使摩爾定律對(duì)不斷增長(zhǎng)的功能性的追求保持活力。隨著半導(dǎo)體加工、DTCO的基礎(chǔ)、以及現(xiàn)在STCO成為摩爾定律投資組合中的增強(qiáng)工具，整個(gè)半導(dǎo)體行業(yè)將通過不斷利用彼此的獨(dú)特優(yōu)勢(shì)和寶貴創(chuàng)新而蓬勃發(fā)展。我們期待著未來75年人類更加不可思議的創(chuàng)造力！

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